TUGAS AKHIR 1
1. Jurnal[kembali]
2. Alat dan Bahan [kembali]
3. Rangkaian Simulasi [kembali]
4. Prinsip Kerja Rangkaian [kembali]
Flip-Flop D (7474)
Flip-Flop D digunakan untuk menyimpan data sebesar 1 bit. Nilai logika yang masuk pada input D akan dipindahkan ke output Q ketika terjadi perubahan pulsa clock (edge triggering).-
Jika D = 1 pada saat clock aktif, maka Q = 1.
-
Jika D = 0 pada saat clock aktif, maka Q = 0.
Selain itu, terdapat input Set (S) dan Reset (R) yang bersifat asynchronous, sehingga dapat langsung memaksa output menjadi 1 atau 0 tanpa menunggu clock. Dengan demikian, Flip-Flop D bekerja sebagai penyimpan data yang terhubung secara sinkron dengan clock.
Flip-Flop JK (74LS112)
Flip-Flop JK merupakan pengembangan dari SR Flip-Flop dengan fungsi yang lebih fleksibel.-
J = 0, K = 0 → output tetap (hold).
-
J = 1, K = 0 → output diset ke 1.
-
J = 0, K = 1 → output direset ke 0.
-
J = 1, K = 1 → output beralih (toggle) setiap pulsa clock.
Karena memiliki sifat toggle, flip-flop ini sering digunakan dalam rangkaian counter (pencacah).
-
5. Video Rangkaian [kembali]
6. Analisa [kembali]
Analisis Input dan Output pada masing-masing kondisi, buatkan prosesnya menggunakan rangkaian dalam masing masing flip flip
Kondisi 1 (S = 1, R = 0)
Ketika nilai S = 1 dan R = 0 (dengan asumsi aktif rendah), sinyal reset menjadi dominan sehingga flip-flop berada dalam keadaan reset. Pada kondisi ini, output Q bernilai 0 dan Q̅ bernilai 1. Dalam JK flip-flop, hal ini sebanding dengan J=0 dan K=1, yang akan mengatur output ke kondisi reset saat terjadi tepi naik pada clock. Sementara pada D flip-flop, situasi ini identik dengan input D=0; maka ketika clock mengalami rising edge (misalnya pada B6), output Q akan mengikuti nilai D dan menjadi 0.
Kondisi 2 (S = 0, R = 1)
Apabila S=0 dan R=1, maka sinyal set aktif dan reset tidak bekerja. Keadaan ini menyebabkan flip-flop berada dalam kondisi set, yaitu Q=1 dan Q̅=0. Dalam JK flip-flop, kondisi tersebut identik dengan J=1 dan K=0, yang mengakibatkan output diset saat terjadi tepi naik clock. Pada D flip-flop, hal ini sepadan dengan D=1; sehingga ketika clock naik, Q akan bernilai 1 mengikuti input D.
Kondisi 3 (S = 0, R = 0)
Jika kedua input S dan R bernilai 0 (aktif bersamaan), maka akan timbul kondisi konflik. Dalam SR latch, kondisi ini dianggap tidak valid karena dapat menyebabkan Q dan Q̅ memiliki nilai yang sama atau bahkan berosilasi. JK flip-flop mengatasi hal tersebut dengan sistem master–slave, sehingga ketika J=K=1, output akan toggle (berubah ke nilai kebalikan) setiap kali ada tepi naik clock. Sementara pada D flip-flop, kondisi semacam ini tidak terjadi karena hanya terdapat satu input, dan Q selalu mengikuti nilai D secara stabil.
Kondisi 4 (J = 0, K = 0)
Ketika kedua input J dan K bernilai 0, tidak ada jalur set maupun reset yang aktif dalam JK flip-flop. Akibatnya, kondisi sebelumnya akan dipertahankan—tidak ada perubahan pada output meskipun terjadi tepi naik clock. Dalam D flip-flop, perilaku serupa terjadi ketika clock tidak aktif; meskipun nilai D dapat berubah, Q tidak akan merespons hingga clock mengalami rising edge.
Kondisi 5 (J = 0, K = 1)
Pada kondisi ini, hanya input K yang aktif, sehingga flip-flop akan reset. Setelah clock mendapat pulsa naik, output Q menjadi 0 dan Q̅ menjadi 1. Untuk D flip-flop, perilaku yang sama muncul jika input D bernilai 0 saat clock naik—output Q akan mengikuti D dan menjadi 0.
Kondisi 6 (J = 1, K = 0)
Jika J bernilai 1 dan K bernilai 0, maka jalur set aktif. Saat terjadi rising edge pada clock, flip-flop akan berada dalam kondisi set dengan output Q=1 dan Q̅=0. D flip-flop menunjukkan perilaku identik bila input D=1 pada saat clock naik—output Q akan mengikuti nilai D dan menjadi 1.
Kondisi 7 (J = 1, K = 1)
Ketika kedua input J dan K aktif secara bersamaan, JK flip-flop akan bekerja dalam mode toggle, yaitu output Q akan berbalik dari nilai sebelumnya setiap kali clock mengalami rising edge. Jika sebelumnya Q=0 maka akan berubah menjadi 1, dan sebaliknya. Pada D flip-flop, fungsi toggle tidak ada; output Q hanya mengikuti nilai D setiap kali clock naik.
7. Link Download [kembali]
- Laporan akhir klik disini
- Download Simulasi Rangkaian klik disini
- Download Video klik disini
- Datasheet JK Flip Flop klik disini
- Datasheet D Flip Flop klik disini
- Download Datasheet Switch klik disini
Komentar
Posting Komentar