TUGAS AKHIR 2
1. Jurnal[kembali]
2. Alat dan Bahan [kembali]
3. Rangkaian Simulasi [kembali]
.png)
4. Prinsip Kerja Rangkaian [kembali]
Pada konfigurasi percobaan ini, input J dan K dihubungkan langsung ke VCC, sehingga keduanya selalu bernilai logika 1. Dalam keadaan tersebut, JK Flip-Flop bekerja menyerupai T Flip-Flop, di mana output Q akan berubah ke kondisi kebalikannya (toggle) setiap kali menerima pulsa clock dari saklar B2. Sebagai contoh, jika kondisi awal Q = 0, setelah satu pulsa clock maka Q menjadi 1, lalu pada pulsa clock berikutnya kembali menjadi 0, dan proses ini berlangsung secara bergantian.
Selain itu, tersedia input Set (B1) yang dapat langsung memaksa output Q = 1, serta input Reset (B0) yang dapat segera mengubah output menjadi 0 tanpa menunggu sinyal clock karena bersifat asinkron. Dengan demikian, percobaan ini menunjukkan bahwa ketika J = K = 1, JK Flip-Flop dapat difungsikan sebagai T Flip-Flop, yang prinsip kerjanya sangat penting dalam pembuatan pencacah biner maupun rangkaian sekuensial.
5. Video Rangkaian [kembali]
6. Analisa [kembali]
Analisa input dan output masing-masing kondisi sesuai jurnal!
kondisi 1
ketika input Clear (CLR) atau B0 berada pada logika rendah (0) dan Preset (PRE) atau B1 bernilai tinggi (1), maka T flip-flop akan segera berada dalam keadaan reset. Proses ini terjadi secara langsung tanpa memperhatikan nilai input T (B2), karena sinyal CLR bersifat aktif rendah. Akibatnya, output Q akan diset menjadi 0 dan output komplemennya Q̅ menjadi 1.
kondisi kedua
ketika CLR (B0) berada pada logika tinggi (1) dan PRE (B1) rendah (0), maka flip-flop akan masuk ke keadaan preset. Karena PRE aktif rendah, rangkaian akan secara otomatis mengatur output Q menjadi 1 dan Q̅ menjadi 0. Sama seperti pada kondisi reset, keadaan ini juga tidak bergantung pada nilai input T maupun sinyal clock, sebab ia bekerja secara asinkron.
kondisi ketiga
Saat CLR dan PRE keduanya bernilai 0 secara bersamaan. Dalam situasi ini, kedua input asinkron aktif pada waktu yang sama sehingga menciptakan kondisi yang tidak valid atau terlarang. Hal ini membuat flip-flop tidak berfungsi dengan semestinya dan menghasilkan keadaan yang tidak terdefinisi, di mana biasanya Q dan Q̅ sama-sama berada pada logika tinggi (1).
kondisi keempat
Saat CLR dan PRE sama-sama bernilai 1, menandakan bahwa kedua input asinkron sedang tidak aktif. Pada kondisi ini, T flip-flop beroperasi secara sinkron mengikuti sinyal clock. Jika input T bernilai 1 pada saat terjadinya rising edge clock, maka flip-flop akan melakukan fungsi toggle, yaitu membalik keadaan outputnya. Artinya, bila sebelumnya Q = 0 maka akan berubah menjadi Q = 1, dan sebaliknya. Mekanisme toggle ini merupakan prinsip utama T flip-flop dalam penerapannya sebagai pembagi frekuensi atau pencacah (counter).
7. Link Download [kembali]
- Laporan akhir klik disini
- Download Simulasi Rangkaian klik disini
- Download Video klik disini
- Datasheet T Flip Flop klik disini
- Datasheet JK Flip Flop klik disini
- Datasheet D Flip Flop klik disini
- Download Datasheet Switch klik disini
Komentar
Posting Komentar